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楼主: saiaoying

[求助] 请教---ADC研究困惑?

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发表于 2010-7-28 08:45:14 | 显示全部楼层
op 可以考虑省功耗的sr-boost 模式,即在工作过程中,电流可以变化,在需要大电流时,使其工作电流增大,平时工作在小功耗模式
 楼主| 发表于 2010-7-28 11:46:44 | 显示全部楼层
本帖最后由 saiaoying 于 2010-7-28 11:51 编辑

1。非常感谢大家的指点,尤其要感谢vdslafe blurt 和 peking zhang。

2。to vdslafe:
A.功耗确实很大,确实没有竞争力,太丢脸了。十年前Yves Geerts 曾在ISSCC发个规格很相近的宽带DS MOD:BW=1.25MHZ,SNDR=89DB POWER_DISS=295MW,感觉:一旦精度要达到16位,速度一快,功耗就极度膨胀,在gain-boost的OTA中,其实辅助ota也是能耗大户。估计经过现在的工艺进步,它这种DS MOD应该会降,但不知道多少?
B.前级的电容较大,由TSMC给的电容匹配数据可以推测,前级的匹配误差为0。1%的量级;后级电容小,匹配误差提到1。0%
C.希望校正多位DAC的失配,这种数字校正不知道有多少人做到电路级?

3。to blurt:
A.功耗确实很大,真很不好意思,对不起。
B.multirate 早期西班牙的F.COLODRO搞了好多,后来好像不做了,小弟理解,那中结构中需要高速率的串行码,也不适合高速MOD呀?
C.能解释一下啥叫noise-coupling吗?

4。to pekingzhang
A.你的思路很好,但不知道可行不?模式间互相切换的触发信号如何产生?对电路稳定性有影响吗?对系统的SNDR有影响吗?sr-boost能解释一下吗?

5。另外还有一个问题请教大家:为何CT DS MOD常常用到多位量化呢?除了抗抖动之外还有别的原因吗?
发表于 2010-7-28 15:16:00 | 显示全部楼层
对于功耗,首先可不可以把你积分器的输出范围减小(通过调整cap比例),若是能减小很多,可否考虑用套筒op,这样可能不用gain-boost,功耗会小很多。如果不能,在积分器工作时,采样过程没有必要运放的速度很快,只有在积分过程中才需要很快,以满足电荷传递,然后就是慢慢的settling过程,当然需要仿真满足settling精度,在此过程中,你可以把op的工作分为2个步骤,在采样时,小功耗,在刚开始积分时大功耗,等slew rate完成后,在让op工作在小功耗模式。这样只在积分过程很短的时间内有大功耗,但是占得比例很小,整个采样积分过程的功耗取平均,整体会省很多功耗。
发表于 2010-7-28 15:18:30 | 显示全部楼层
另外,你的fs速度这么快,是否需要考虑一下,数字也会有不小的功耗,不过数字用低压,用level转一下信号,功耗也会节省不少。
发表于 2010-7-28 15:34:48 | 显示全部楼层
不知道你这种结构的DAC的适配会有多少,你的容忍是多少,不过,像Ti等有很多的产品,有很多方式来处理这个问题,一种是用一个offset 寄存器,根据offset的大小来调整该寄存器的值,进而调整整个系统失调引起的offset。二是通过电路级来处理,除了努力使模块的适配最小外,chopper和auto zero,双采样,都能起到一定的抑制作用,上面2中情况,很多时候,用户是看不到的,不过有的芯片会给出提示,说前几个转换周期,在进行修调,后面的周期的结果才能用。若还解决不掉,也有些芯片,把这个问题丢给客户,客户在系统进行调整,把失调和gain error,描述成一条y=ax+b的曲线,然后每次转换的结果要减去一个误差(从曲线就能到),才能得到最终的结果。
发表于 2010-7-28 15:54:38 | 显示全部楼层
多bit quantizer, 稳定性比较好做。CT 的稳定性本来就比较难
呵呵,现在做的东东不能跟10年前的比了。时代都变了
你在跑系统仿真的时候,cap matching 没有影响sndr?
你准备怎么做dac matching 校正?

楼上的,chopper 和 autozero  无法处理dac matching 问题。
发表于 2010-7-28 16:13:06 | 显示全部楼层
我是觉得cap的matching,最终导致的结果是offset,若是这样,上面的方法就可以把offset处理掉
发表于 2010-7-28 17:05:18 | 显示全部楼层
cap的mismatch最终会体现在non-linearity distortion上,MOD的线性度很难上去的!
这个在建模的时候可以很明显看到!
发表于 2010-7-28 17:18:10 | 显示全部楼层
电容的mismatch,可不可以举个特殊的情况,由于mismatch地原因,两路输入cap不一样大。则在电路级用spectre仿真,得到码流fft分析,在直流部分肯定有个明显的直流量,此乃offset。同样若不做任何处理,2个输入cap一样大,layout完成后,进行后仿真,对码流进行fft,也同样会在直流处有一个分量,即offset。这是因为后仿真时提取的电容参数(只提电容,否则仿真很慢)使得本来的全差分完全对称,而变得不对称造成的。
发表于 2010-7-29 00:23:21 | 显示全部楼层
DAC matching 会造成distortion或者spur.  dc offset 只是很小一部分。
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