关于时序与组合逻辑

meshnet · 发表于 2010-7-23 10:28:34

阻塞和非阻塞是有区别，不过对于每个部分只有一个赋值语句来说就是一样的。

shxr · 发表于 2010-7-23 10:37:24

恩，，楼上正解 11# meshnet

zhutoub · 发表于 2010-7-24 10:27:32

阻塞赋值一般用于组合逻辑，非阻塞赋值用于时序逻辑。它们有本质的区别，所谓阻塞，就是说必须执行完当前这一句，再执行下一句，是“串行”，非阻塞赋值是并发，比如放在同一个begin end下的多个赋值同时执行。

wrhwindboy · 发表于 2010-7-25 00:14:35

楼主。你写的代码思路好混乱哦。给你的一个建议是。
1，HDL是描述电路用的。不是设计电路用的，电路的设计是你在写代码前就要在脑子里面想好的。你才能用HDL语言去描述你的电路。这点很重要。
2. 对于你写的代码，说起来比较长。
对于组合和时序电路的分析，组合电路可以用assign和always这两种形式来描述。时序就用always电路来描述。
对于是不是时序电路不是看你的《= 还是 = 而是看你描述的always块的敏感信号是边沿还是电平。
然后就是如果是电平还要考虑LATCH的情况，
你上面的3种情况不同的。

shxr · 发表于 2010-7-26 13:27:01

谢谢楼上的耐心解答，，

rockzone · 发表于 2010-7-26 14:47:19

这三种写法，我认为没有区别，虽然有阻塞和非阻塞赋值，但综合之后是一样的，都是个DFF

drysky · 发表于 2011-8-5 12:00:59

回复 14# wrhwindboy

一语中的~
HDL是用来描述电路而不是用来设计电路的~

兵临城下 · 发表于 2011-8-5 17:25:14

多看看关于verilog的书吧多看几遍体会就深了

ghost_ic · 发表于 2011-8-5 22:20:15

你写的这种方式没有意义。

saiweili · 发表于 2011-8-18 14:12:27

thanks a lot!

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