关于时序与组合逻辑

shxr

今天写了一个很小的程序，主要是练习语法
module reg4（clk,rstn,d,q);
    input    [3:0] d;
    input            clk;
    input            rstn;
    output  [3:0] q;

    reg       [3:0] q;

always @(rstn or clk)
       q<=(~rstn)?0:d;

endmodule


组合与时序应该是数字领域一个最基本的问题，，但今天却迷糊了，，，突然分不清这二者了。。。还望指点迷津
这个电平触发应该是组合逻辑了，那时序与组合到底怎么判断的？
既然是组合逻辑，就不能用非阻塞了
q=(~rstn)?0:d;
等效于  if (~rstn)
               q=0;
          else
                q=d;吗？
以上三种写法综合结果是一致的，，麻烦各位大虾分析一下

zhouzhiping849

1. q<=(~rstn)?0:d;
2. q=(~rstn)?0:d;
3. if (~rstn)
       q=0;
    else
       q=d;
我觉得2和3是一样的，1和2，3不同.

虽然1和2，3不同，但事实上应该综合出来的结果是一样的。

写latch的方法（就是只写if不写else，但用非阻塞赋值）：  
always @(clk or d)
     if(clk)  q<=d;

shxr

语法上面不会有问题吗？比如电平触发是组合逻辑，组合逻辑通常用阻塞赋值。
既然综合出的结果是一样的，，那说明可以互换着写喽？

shxr

各位大虾多指点啊

sirius.yuan

4# shxr
我觉得这个问题，你先不要纠结于时序逻辑和组合逻辑的问题

建议先找关于阻塞赋值与非阻塞赋值的文章看下

看完以后，应该会有新的思路

kmac

你看，如果写成always @（posedge clk or negedge rstn）会如何呢
广义的时序逻辑，应该是在逻辑门后由时钟信号触发来保存和输出的电路，在这个定义下，latch和register都是时序逻辑的组件，只不过一个是电平触发一个边沿触发
通常，在verilog设计里，我们所说的时序逻辑只是狭义的指由时钟边沿触发的register
阻塞性和非阻塞性赋值，并不能决定逻辑是否为时序或是组合，它们只是一种标识，用来让EDA工具分辨赋值的并行运行或是串行执行
推荐看verilog synthesis 相关的教程，可以更好的理解电路与代码之间的关系
：》

shxr

谢谢各位大虾的建议

yzj830527

多看看数字电路设计的书吧

zhang2000

你这代码   仿真和实际是不一样的，可以说你写的这代码不符合逻辑

shxr

9# zhang2000
能说得具体一点吗？