还是Verilog的问题 ^_^ 盼高手解答～～～

quxunzheng · 发表于 2006-9-18 09:37:31

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SR锁存器的Verilog程序
  module SR_latch(Q,Qbar,Sbar,Rbar);
output Q,Qbar;
input Sbar,Rbar;
nand n1(Q,Sbar,qbar);
nand n2(Qbar,Rbar,Q);
  endmodule
//测试激励信号模块
module Top
   wire q,qbar;
   reg set,reset;
   SR_latch m1(q,qbar,-set,-reset);//set和reset前面加个“-”表示什么意思？
   initial
   begin
      $monitor($time,"set=%b,reset=%b,q=%b/n",set,reset,q);
      set=0;
      reset=0;
      #5 reset=1;
      #5 reset=0;
      #5 set=1;
      end
endmodule

sarum · 发表于 2006-9-18 17:15:48

提示: 作者被禁止或删除内容自动屏蔽

chenjianye · 发表于 2006-9-18 17:20:21

好的的
和的和和的

pumamy · 发表于 2006-9-18 20:36:18

这个这个，是“~”，不是“-”吧？

whmeer · 发表于 2006-9-19 00:24:02

是啊，应该是“～”吧，表示按位取反的意思

yinchyang · 发表于 2006-9-19 07:31:47

我也觉得应该是“~”

quxunzheng · 发表于 2006-9-19 17:02:58

3q~~~~~~~~~~~~~

njulinjun · 发表于 2006-9-24 11:06:00

对，应该是取反的意思

dacibao · 发表于 2006-9-24 14:38:27

嘿嘿，楼主要看清楚源程序哦

dance · 发表于 2006-9-25 22:01:07

有吗？干吗要加-或～，确定没错啊

sarum sarum 当前离线积分 43 头像被屏蔽	发表于 2006-9-18 17:15:48 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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