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楼主: quxunzheng

还是Verilog的问题 ^_^ 盼高手解答～～～

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hnchentao
发表于 2007-5-25 19:25:45 | 显示全部楼层
不懂啦啊啊啊啊啊啊
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yangyuf
发表于 2007-5-26 10:24:38 | 显示全部楼层
模块例化的输出是不能加& | ~等逻辑的，就是输入端口也不建议在例化的时候直接加。
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sailyang
发表于 2007-5-26 18:27:36 | 显示全部楼层
我只是觉得这个程序还有其它很多错误,通过不过test
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霡霂
发表于 2007-5-28 21:06:35 | 显示全部楼层
估计是楼主拿的资料有误
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2966995
发表于 2007-5-28 22:48:44 | 显示全部楼层
好好好东西呀
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2966995
发表于 2007-5-28 22:50:07 | 显示全部楼层
ddddddddddddddddddddddddddddddddddddd
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