还是Verilog的问题 ^_^ 盼高手解答～～～

hnchentao · 发表于 2007-5-25 19:25:45

不懂啦啊啊啊啊啊啊

yangyuf · 发表于 2007-5-26 10:24:38

模块例化的输出是不能加& | ~等逻辑的，就是输入端口也不建议在例化的时候直接加。

sailyang · 发表于 2007-5-26 18:27:36

我只是觉得这个程序还有其它很多错误,通过不过test

霡霂 · 发表于 2007-5-28 21:06:35

估计是楼主拿的资料有误

2966995 · 发表于 2007-5-28 22:48:44

好好好东西呀

2966995 · 发表于 2007-5-28 22:50:07

ddddddddddddddddddddddddddddddddddddd

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