关于Verilog仿真时的报错，求大侠帮忙

rainameko · 发表于 2010-6-6 12:51:14

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WARNING: formal port 'clk' of module 'testbench' is not connected in component instance 'testbench'

这句话什么意思？
所有端口都已按照要求连上了

bornforhappy · 发表于 2010-6-7 11:45:57

有码没？把testbench中的clk端口去掉，定义一个reg clk给你的实体模块。

zuidongting · 发表于 2010-6-7 22:03:05

你的CLK信号在编译时没有被接入到你的实体中，也就是说你的这个信号完全没有被用到，虽然你定义了。。。
但是接入时出错了

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