verilog可否综合的问题

WEN_AMY · 发表于 2010-5-14 15:53:45

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编verilog程序的时候总是避免去写for循环，因为觉得是不可综合的。
但是最近在FIR数字滤波器的设计，发现有些资料和教材上的程序示例是有for循环的，所以现在比较困惑，到底for循环可不可综合？

eaglelsb · 发表于 2010-5-14 15:59:34

for不是不能被综合，而是被展开，
如for(i = 0; i<8 ; i = i + 1)
din[i]<= ...
那相当于din[1], din[2], din[3]...等8个寄存器都被赋值，
主要多的用于重复的结构，比如FIR，

wycawyc · 发表于 2010-5-14 16:05:07

楼上正解。不过个人还是从来不用for。结构不好控制。

blackspy · 发表于 2010-5-14 20:23:53

二楼正解，用于展开没有任何问题

panwei · 发表于 2010-5-14 21:00:31

还是不用for循环的好

rr253 · 发表于 2010-5-15 07:54:55

2楼正解，for可以综合
综合工具综合时会把它展开
一般不推荐用

WEN_AMY · 发表于 2010-5-15 09:51:41

2# eaglelsb
嗯，明白了，多谢了~~

jeery_lee · 发表于 2010-5-15 11:38:07

看情形，有些时候使用for会使代码结构更清晰
而且大大减小代码量

wsdysjtu · 发表于 2010-5-15 13:56:43

8# jeery_lee 嗯，同意你的说法....

falloutmx · 发表于 2010-5-15 14:16:55

大量完全重复性的信号赋值或模块声明用for没问题

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