新手求VERILOG解决方法

dongzhiliange8 · 发表于 2010-5-10 18:39:23

设计模可变的可逆循环加法计数器。（8）
采用verilog语言设计一款模为60和模为24的可变模计数器，通过输入信号选择计数器的模；通过输入信号控制，能够实现加“1”、减“1”计数；计数器设置置数端，确定计数起点，复位后固定为“00”。计数满60或24后，计数值返回零。采用异步清零，并设计该计数器的testbench。

wen8201 · 发表于 2010-5-10 23:21:00

So easy.

qwpsmile · 发表于 2010-5-10 23:28:27

这么个小问题，劝这位兄弟还是稍微花几个小时，把那些许基础知识补一补，也就自然写出来了。

gaurson · 发表于 2010-5-11 13:00:26

看哥们的发帖数目和注册时间，还有这样的疑问呢？

longyv424 · 发表于 2010-7-13 17:23:14

............

seekerbjtu · 发表于 2010-7-14 15:01:15

看来问题问的不妥，不但得不到帮助，还会被BS啊

nangua001 · 发表于 2010-7-22 18:09:20

帮顶帮顶

Gnu_qin · 发表于 2010-7-25 22:15:11

学习一下

索手锋芒 · 发表于 2010-7-27 23:16:29

这种东西，自己练练吧，一个小时就能搞定的问题，估计没人愿意花时间帮你做。

weixiaojian · 发表于 2010-7-30 09:41:32

very good

[求助] 新手求VERILOG解决方法

相关帖子

站长推荐 /1