cadence verilog 导入总是不成功，是不是设置问题呀？

fumes · 发表于 2010-5-6 17:14:28

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就是想把verilog转成functional以及生成symbol，但导入后总提示“+w 26 Library(sample) not initialised in the database”，这到底是怎么回事呀

walker · 发表于 2010-5-6 22:14:43

ref lib中去掉sample库试试呢？

menglizhuiyi · 发表于 2011-4-7 14:51:50

楼主解决了吗？

未雨 · 发表于 2018-9-11 16:23:42

你好，请问您这问题解决了吗？我也有这个问题，能生成symbol，但仿真不了，这是什么原因。
ERROR: Netlister: unable to descend into any of the views defined in the view list: "spectre cmos_sch cmos.sch schematic veriloga ahdl" for instance I4 in cell yyf.
ERROR (OSSHNL): Error(s) found during netlisting. The netlist may be corrupt
or may not be produced at all.

还望指教！！

jerry1998 · 发表于 2023-10-8 14:06:42

未雨发表于 2018-9-11 16:23
你好，请问您这问题解决了吗？我也有这个问题，能生成symbol，但仿真不了，这是什么原因。
ERROR: Netliste ...

您好，请问您解决了吗

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