设计题目：实时钟

atuhappy · 发表于 2003-10-10 15:53:37

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[这个贴子最后由atuhappy在 2003/10/10 04:45pm 第 1 次编辑]

共阴数码管显示时、分、秒，输入为4MHz
新手可做此题，时间截至10.20
每个人单独做，先提交方案及原理框图，
压缩成rar或zip文件上传到该主题
注意：上传时加密你上传的帖子，用户威望至少需要0

3650054 · 发表于 2003-10-11 00:41:27

我以前再学校时做过

greycat · 发表于 2003-10-13 19:04:03

我是新手，我加入，能不能给点资料？

shadow · 发表于 2003-10-19 20:32:38

版主，这个设计题目我已经做完了，可是不知该怎样加密发送上去。我希望版主在截止时间内告诉我，我很想报名参加！

jackzhang · 发表于 2003-10-19 21:07:05

如果要参加那么请到专门的报名处报名
如果要上传设计，为了防止其他设计成员无意中参考到你的设计，因此在发帖时设置威望至少为4，这样就只有少数几个班主可以看到了。等大家都做完之后可以取消此约束

freenk · 发表于 2003-10-19 23:16:50

算我一个，新手在这里学习吧

lizhen7799 · 发表于 2003-10-21 08:23:25

什么程度算新手啊！！

bravelu · 发表于 2003-10-21 11:59:05

没有明确的定义，如果你觉得这个题目没有挑战性，就去做i2c的吧。如果觉得有点意思，欢迎参加。

freenk · 发表于 2003-10-21 15:00:30

版主有没有确定什么时间截至，安排大家怎样讨论，要达到一个什么样目标……

bravelu · 发表于 2003-10-21 18:46:32

这个项目因为是单人项目，所以没有分组讨论的情况，大家报名以后就可以开始动手做，已经有人提交结果了。
我想可以一步一步来，先做个简单的，只要有计时功能和数码管显示就可以。以后再增加set time和alarm的功能。
所以目前的设计要求很简单：
输入： 1个 4M的时钟，1个reset（低有效）。
输出： 6组数码管驱动信号，每两组分别代表时，分，秒。
可以用VHDL或verilog。要有testbench。
布线工具选ise或quartus ii。

设计题目：实时钟

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