讨论：quartus中verilog例化得问题

jium007 · 发表于 2010-4-29 17:21:48

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在A模块中例化quartus自带fifo模块B几次，分别为u0，u1等，编译ok；
在B模块中例化A模块，B作顶层模块编译，工具报Error (10228): Verilog HDL error at fifo_dac_bb.v(34): module "fifo_dac" cannot be declared more than once

这就不明白了，我模块化设计碍你啥事了。。。
有哪位高手知道，烦请指教！！

jium007 · 发表于 2010-4-29 17:23:03

fifo_dac即模块B

jium007 · 发表于 2010-4-29 17:24:29

如果把A模块和B模块都放在顶层，编译又可以通过

wycawyc · 发表于 2010-4-29 17:37:41

模块可以这样嵌套吗？如果一个module就是一个电路。你想这样嵌套例化。综合器怎么实现？

ycy · 发表于 2010-4-29 18:22:24

自己在哪里还有一个模块
自己找找

zwx_wf · 发表于 2010-4-29 18:51:26

jium007 · 发表于 2010-4-29 19:42:34

5# ycy

不能在不同的模块例化同

jium007 · 发表于 2010-4-29 20:03:21

5# ycy

不能在不同的模块例化同一模块吗。。

1920 · 发表于 2010-4-29 23:12:52

和４楼一样的问题…这样调用，还能综合？

jium007 · 发表于 2010-4-30 09:11:54

9# 1920

能综合啊，只是信号的传递问题，就像参数一样，比如你在模块A中例化一个fifo，模块A还有其它功能要实现，然后模块B中要调用模块A和模块C一起完成功能设计，这样难道不行吗？昨晚试了哈，可以综合，应该是像5楼说的在哪里还有个模块。

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