讨论：quartus中verilog例化得问题

jium007 · 发表于 2010-4-30 09:16:20

确定是搞丢了一个文件

wycawyc · 发表于 2010-4-30 10:24:56

在A模块中例化quartus自带fifo模块B几次，分别为u0，u1等，编译ok；
在B模块中例化A模块，B作顶层模块编译，工具报Error (10228): Verilog HDL error at fifo_dac_bb.v(34): module "fifo_dac" cannot be declared ...
jium007 发表于 2010-4-29 17:21

登录/注册后可看大图

我倒。你不是说先在A中例化了fifo B。又在fifo模块中例化A吗？这和在A中例化fifo。再在B中例化A和C可是完全不同的啊。
用fifo core的时候。会生成一个_bb.v的文件。不要把这个加到项目中。但是modelsim仿真的时候就要加，放在.V文件前编译。
可能的话把你那个报错的源文件放上来看看。

jium007 · 发表于 2010-4-30 14:43:46

12# wycawyc

我的错，我的错。。。。。才看到，悲剧~~

jium007 · 发表于 2010-4-30 14:45:03

12# wycawyc

就是你说的_bb.V的问题。。

jium007 · 发表于 2010-4-30 14:46:12

12# wycawyc

我copy的时候把它一起copy过去了。。。

daixinjian1987 · 发表于 2011-11-29 15:26:19

freshair_eet · 发表于 2011-11-30 18:52:15

嵌套了吧

liuxun1987 · 发表于 2012-2-15 16:55:55

遇到同样的问题，我也试一下12楼的方法

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