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[讨论] 菜鸟请教一个verilog问题

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发表于 2010-4-24 22:51:32 | 显示全部楼层 |阅读模式

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本帖最后由 gn165625076 于 2010-4-24 22:54 编辑

module ex4(a,b,c,d);
input a,b;
output [3:0]c,d;
reg [3:0]c,cc,d,dd;
begin
       c=4'b1111;
       d=4'b1111;
end
always @(negedge a)
begin
i      f (!b)  cc=cc+4'b1;   //阻塞赋值
      c=~cc;
end
always @(negedge a)
begin
      if(!b) dd<=dd+4'b1;   //非阻塞赋值
      d=~dd;
end
endmodule
实验结果信号d落后于信号c(正常的)



module ex4(a,b,c,d);
input a,b;
output [3:0]c,d;
reg [3:0]c,cc,d,dd;
initial
begin
       c=4'b1111;
       d=4'b1111;
end
always @(negedge a)
begin
       if (!b)  cc=cc+4'b1;
       c<=~cc;               //非阻塞赋值
end
always @(negedge a)
begin
       if(!b) dd<=dd+4'b1;  //非阻塞赋值
       d=~dd;
end
endmodule
实验结果信号d仍然落后于信号c
为什么呢?应该是将~cc的上个时钟信号赋给c才对啊


module ex4(a,b,c,d);
input a,b;
output [3:0]c,d;
reg [3:0]c,cc,d,dd;
initial
begin
       cc=4'b0;
       dd=4'b0;
       c=~cc;
       d=~dd;
end
always @(negedge a)
begin
       if (!b)
       begin  
              cc=cc+4'b1;
              c<=~cc;
       end
end
always @(negedge a)
begin
       if(!b)
       begin
              dd<=dd+4'b1;
              d=~dd;
       end
end
endmodule
实验结果为信号d落后于信号c
还是搞不懂
发表于 2010-4-25 00:14:57 | 显示全部楼层
问题出在cc上面
 楼主| 发表于 2010-4-25 16:13:15 | 显示全部楼层
难道是在执行时cc的上一个值没有存?
发表于 2010-4-25 19:03:32 | 显示全部楼层
好久没看过Verilog代码了

还是得抽空好好复习下
发表于 2010-4-27 12:46:52 | 显示全部楼层
高手云集 小弟来学习了
发表于 2010-4-27 13:30:44 | 显示全部楼层
always语句中最好都使用非阻塞赋值语句,呵呵
发表于 2010-4-29 19:55:11 | 显示全部楼层
hehe ,asdfsad啊1111111
发表于 2010-4-30 00:33:04 | 显示全部楼层
第一个很容易理解呀,阻塞是比非阻塞快一拍,至于后三个,具体看波形理解吧
发表于 2010-5-9 14:58:52 | 显示全部楼层
你代码的风格实在不敢恭维啊~~
养成好的代码风格对自己理解,调试,找错很有帮助,也方便别人给你找错。
你这样的代码虽然很短,看着就头疼,我大致看了一下,不知道是不是你对这两种写法的理解有问题:
always @(negedge a)
begin
       if (!b)  cc=cc+4'b1;
       c<=~cc;               //非阻塞赋值
end
、、、、、、、、、、、、、、、、、、、、
和下面的:
always @(negedge a)
begin
       if(!b)
       begin
              dd<=dd+4'b1;
              d=~dd;
       end
end

、、、、、、、、、、、、、、、、、、、、、
两个的差别还是很大的。不知道有没有说中。(没有认真的去看你的代码,我头疼。)
头像被屏蔽
发表于 2010-6-2 19:48:45 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
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