FPGA串口通信程序（Verilog HDL带FIFO）

amin2008

多谢分享

pansouthline

谢谢了呀

wrhwindboy

Thanks again !!!!!!!!!!!!!

yuanshiluoji

谢谢分享

yuanshiluoji

谢谢分享

liuguangbuaa

kankan

diyangguang

10# songdj kaoooooooooooooooo

kizoe

多谢楼主，正需要呢

coolman2000

hao hao ha

lovemei

所有的人都在叫好，请问LZ在发贴时有没有看过你发上来的代码，你没有真的跑过SIM？
/*************读数据到缓存进程****************************/
always@(posedge clk)
begin
        if(!rst_n)begin
         WR_ctr=1'b0;
         Datainbuf=10'b0;
        end
        else begin
        if(WR)       
        begin
                Datainbuf = {1'b1,Datain[7:0],1'b0};                //读入数据，并把缓存组成一帧数据，10位
                WR_ctr = 1'b1;                                                                //置开始标志位
        end
        else if(TI==0)
                WR_ctr = 1'b0;
                end
end
这是什么样的电路啊！！！

请对你上传的资料质量负责！！！