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楼主: MrJiang

[求助] FPGA的语句请教

发表于 2010-3-16 19:28:07 | 显示全部楼层

5# MrJiang
同问，VHDL里是没有WIRE和REGISTER的说法吧，一律用<=。
应该加上时钟沿判断之后，就是一个寄存器加组合逻辑的功能块了，不知对否

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发表于 2010-3-16 20:25:49 | 显示全部楼层

楼上正解，一般情况组合逻辑都使用=，而时序逻辑才使用<=

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发表于 2010-3-17 17:38:06 | 显示全部楼层

学习了

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发表于 2010-3-22 21:12:24 | 显示全部楼层

顶一下

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发表于 2010-3-22 21:31:24 | 显示全部楼层

这个都是CPLD的吧
初学看VHDL

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