FPGA的语句请教

henryliu · 发表于 2010-3-9 10:17:38

等高手解答

zhang_yz83 · 发表于 2010-3-9 18:36:33

没区别，Altera的工程师也这样写！
而且个人觉得这样写的代码更简洁易读。

maywill · 发表于 2010-3-9 21:46:07

拜读了。。

smith87 · 发表于 2010-3-10 01:15:08

不知道顶顶

lulugui · 发表于 2010-3-11 08:37:46

综合的结果应该是一样的，建议看一些ｓｙｎｏｐｓｙｓ的ＳＯＬＤ文档，里面有专门讲Ｖｅｒｉｌｏｇ综合后结果的例子，还讲了大概综合的方法，应该会有帮助的

bb5013 · 发表于 2010-3-11 11:48:07

功能差不多，资源和逻辑结构有差异吧。

windhood911 · 发表于 2010-3-11 20:07:22

受教了

qingjuanw · 发表于 2010-3-11 22:39:58

过来学习学习

waver412 · 发表于 2010-3-11 23:42:44

组合逻辑和时序逻辑的区别

qlengyu · 发表于 2010-3-16 15:44:15

把综合后的原理图比较一下，就明白了啊

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