数字频率计的设计（verilog)

jlfeieee

回复 1# huige2601


    楼主这个频率计和等精度测频原理上有什么区别吗？谢谢

pzchu

谢谢楼主分享啊

will7210

也想像你一样写点东西啊

RainskyXiang

有意思呵呵！！！

zhang2000

要从管脚测100M的信号，  综合考虑一下应该是比较难

598941088

非常感谢

yanwang67

回复 1# huige2601


    你好，谢谢你的分享！但我觉得在程序中你对CLK的分频会产生较大的延时，并不符合FPGA设计的同步要求！只是个人看法！

yellowfly001

学习了。。。顶

mcupro

这个是用8个数码管显示1-100M 的频率，输入频率是100M。实际效果很好。一下是TOP层文件。


module frenquenze_display_top (
input clk ,
input rst ,
output  [7:0] seg7_sel,
output  [7:0] seg7_data ,
input fin,
output reg fout,
input [7:0] sw
);
wire sys_clk;

pll25_100 pll25_100 (
        .inclk0(clk),
        .c0(sys_clk) // outpis 100Mhz
        );
        
reg [7:0] swr;
reg [7:0] swrr;

always @ (posedge sys_clk)swr<=sw;
always @ (posedge sys_clk)swrr<=swr;

reg [7:0] div_cntr;

always @ (posedge sys_clk)if (div_cntr==swrr)div_cntr<=0;else div_cntr<=div_cntr+1;
always @ (posedge sys_clk)if  (div_cntr==0)fout<=~fout;

reg [31:0] cntr ;
always @ (posedge sys_clk)
if (cntr == (100000000-1))
cntr <= 0;
else cntr <=cntr+1;

wire load = cntr==0 ;
wire clear = cntr==2 ;

reg [25:0] dis_cntr;
reg [25:0] dis_save;
always @ (posedge sys_clk)
if (load) dis_save<=dis_cntr ;

always @ (posedge fin or posedge clear)
if (clear) dis_cntr <= 0;else dis_cntr<=dis_cntr+1;

dec_display i_dec_display (
.clk(clk),
.value(dis_save) ,
.seg7_sel(seg7_sel),
.seg7_data(seg7_data)
);

endmodule

monsterkiller

做课程设计正好要用，多谢LZ