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[求助] 一个Verilog中状态转移的问题

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monsterkiller

发表于 2010-2-25 21:49:16 | 显示全部楼层 |阅读模式

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程序大概是这样的
case(state)
  state_1: cnt<=cnt+1;
            if(cnt==766)
               state<=state_2;
            else
               state<=state_1;
…………
可是看了状态机分析里面，state却始终在state_1中循环，根本不存在到state_2的分支，请高手能够指点一下，感激不尽。

程序

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