用verilog搭建仿真环境做到自动比较比较复杂，怎么办？

bbpfancy · 发表于 2010-2-21 17:36:08

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用verilog搭建仿真环境比较复杂，感觉搭建了一个环境跟写一个dut一样的工作量了，搭建有没有好的办法啊？

abnerliu · 发表于 2010-2-21 22:16:02

没有, 就是要花苦功

MOSFET · 发表于 2010-2-22 10:43:18

完整的验证环境是需要下功夫的。

jerry365 · 发表于 2010-2-22 11:04:57

一劳永逸

wujing198 · 发表于 2010-2-22 15:42:20

验证应该占到工作量的70%以上。

心海的一滴泪 · 发表于 2010-2-22 16:45:15

验证现在应该比设计更花费时间和精力了

jackertja · 发表于 2010-2-22 20:47:50

好的验证吃功夫啊

zzsrzzsr · 发表于 2010-2-22 21:29:07

1# bbpfancy

没有好办法啦，苦力

jasperslw · 发表于 2010-2-22 21:39:32

没有好办法了吧。。。

Smiley668 · 发表于 2010-2-25 09:34:44

可以借用算法的模块作为参考

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