用verilog搭建仿真环境做到自动比较比较复杂，怎么办？

dannysbp · 发表于 2010-2-25 09:47:39

写个Reference Module就有很大工作量了
还有激励产生、自动比对、平台搭建、脚本编写

所以说验证比RTL开发繁琐

sunchpku · 发表于 2010-2-25 11:18:25

用更高级的语言搭建，但是想省力好像不行。

daniel0902 · 发表于 2010-2-28 23:19:24

verilog搭建仿真环境还是比较好的吧，但是如果你说的是验证环境的话，还是专门的验证平台用的让人踏实。比如sv，比如specman

mosou · 发表于 2010-3-1 08:49:35

可以用spance E来搭建。rm比较好实现，而且可移植性较强。前提是你会C＋＋

chit_wps · 发表于 2010-3-1 09:53:34

用SV吧应该功能更强大

machree · 发表于 2010-3-1 11:39:13

用VIP不行吗?

klhf5165 · 发表于 2010-3-1 16:24:06

恩，太繁琐！

pshiue · 发表于 2010-3-1 16:39:41

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