在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题

tyl1106 · 发表于 2004-11-25 09:33:42

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我想在fpga中做一个fifo 用来两个cpu间传送数据，fifo的wdreq,rdreq，应该分别连在cpu的写信号和读信号上吗？clock 连什莫地方呢？clock用fpga内部产生行吗？
会不会产生亚稳态阿
谢谢大家！

atuhappy · 发表于 2004-11-25 09:45:24

是同步还是异步fifo
clock pin有几个

tyl1106 · 发表于 2004-11-25 14:37:53

是异步，有一个读clk，一个写clk,两个cpu主频一个是50mhz一个是80MHZ,想用fifo完成数据传输，clk是由各自的cpu提供呢还是由fpga自己产生呢？fifo的读写信号是应该分别连到对应cpu的读写引脚吗？
谢谢

blue1025 · 发表于 2004-11-26 13:10:19

老大，你的CYCLONE器件可以跑到80M吗？

jj2900 · 发表于 2004-11-27 13:04:23

请问楼主：我也在用cyclone系列的器件做设计，我用通过MegaWizard Plug-In Manager建立了两个fifo,用元件例化进行调用，但是在用quartus做综合后，会提示memory的占用为0，这是怎么回事呢？

zhdang · 发表于 2004-11-27 15:44:03

我也觉得是速度太快的问题

at8951 · 发表于 2004-11-28 19:35:28

查查FIFO的数据口和控制口,肯定有一些信号未使用,
QII认为你并没有实际使用FIFO,给综合掉了.

tyl1106 · 发表于 2004-11-30 09:19:49

cyclone跑到80M该没有问题阿，我想问一下读写时钟是由各自的cpu产生呢还是由fpga产生？若由FPGA产生的话，由于FPGA与CPU用的不是一个晶振，应该会出现亚稳态现象吧，大家的读写时钟都是怎模产上的阿？

bravelu · 发表于 2004-12-1 10:01:48

用哪个时钟主要还是要取决于你自己的设计要求，至于跨时钟域，这本来就是异步fifo的主要用途之一，你只要注意尽量不要让fifo空或满就行了。

洋洋 · 发表于 2004-12-1 10:46:46

bravelu :
用哪个时钟主要还是要取决于你自己的设计要求，至于跨时钟域，这本来就是异步fifo的主要用途之一，你只要注意尽量不要让fifo空或满就行了。

我想问一下：DCFIFO的写入时钟和读取时钟是由FPGA产生呢？
还是由CPU来产生？不知道这两者有没有什么区别？

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