在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题

bravelu · 发表于 2004-12-1 13:14:38

fpga内部产生是什么意思？
我觉得按这个设计要求，应该把两侧cpu时钟直接用于fifo就行，引入其他时钟反而需要另外处理时钟域隔离。

tyl1106 · 发表于 2004-12-1 16:02:40

fpga内部产生应该是由fpga的晶振（此晶振与fifo两侧的cpu的晶振无关）经pll后出来的时钟，如果cpu没有时钟输出引脚怎模办啊，我感觉还是用fpga产生的时钟来控制fifo的读写时钟通用些，不过不知道有没有大虾这样做过，不知能不能通？

bravelu · 发表于 2004-12-1 19:17:59

实际上这和哪个器件做master很有关系，还是取决于你的设计要求。

ashaozhuer · 发表于 2006-12-29 17:40:24

感觉LZ什么都不懂

49427965 · 发表于 2007-5-20 08:50:38

没人做过同步FIFO吗？

Caron · 发表于 2007-5-20 10:14:46

异步FIFO的双时钟是FPGA中产生的.
代码中只要是在test_bench中生成rdclk和wrclk即可

alibabataba · 发表于 2007-5-22 05:25:58

fifo似乎应该是一个不包括时钟源的器件，不然cpu在读写fifo的时候怎么保证数据和时钟同步？

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没人做过同步FIFO吗？