奇数分频（例7分频）

crst

对于任意奇数分频可以这样实现
module 7fenpin(clkin, clkout);

input clkin;
output clkout;
reg [2:0] step1, step2;
always @(posedge clkin)
begin
case (step1)
3'b000: step1<=3'b001;
3'b001: step1<=3'b010;
3'b010: step1<=3'b011;
3'b011: step1<=3'b100;
3'b100: step1<=3'b101;
3'b101: step1<=3'b110;
3'b110: step1<=3'b000;
default :step1<=3'b000;
endcase
end
always @(negedge clkin)
begin
case (step2)
3'b000: step2<=3'b001;
3'b001: step2<=3'b010;
3'b010: step2<=3'b011;
3'b011: step2<=3'b100;
3'b100: step2<=3'b101;
3'b101: step2<=3'b110;
3'b110: step2<=3'b000;
default :step2<=3'b000;
endcase
end
assign clkout=step1[2]|step2[2];
endmodule

jackzhang

其实就是采用计数器分频

zhaoguowei

老大，好像不对吧

风再起

老兄，你这样做真的太浪费了，上升沿和下降沿都是一样的3bit计数器，你完全可以用下降沿把上升沿生成的信号打一拍嘛，另外计数器采用格雷码会好一些，虽然最后一个数会有多个bit翻转，但其它情形会好很多啊。
另外，我以前说过，如果对占空比没有太严格的要求，3/7、4/7的分频也可以啊，43：57的占空比完全符合40：60的要求了。这样就可以做到寄存器输出了。
注意是电路设计，不是代码设计。

bobo1982

clkout好象要定义为ＲＥＧ型吧
呵呵　班门弄斧了

cat-floating

原帖由 crst 于 2004-11-15 17:54 发表
对于任意奇数分频可以这样实现
module 7fenpin(clkin, clkout);

input clkin;
output clkout;
reg  step1, step2;
always @(posedge clkin)
begin
case (step1)
3'b000: step1<=3'b001;
3'b001: step1<=3' ...

如果CLKIN时钟有抖动怎么办？如果CLKIN出现毛刺又怎么办？这样得出的时钟不可靠！

cat-floating

原帖由 bobo1982 于 2006-6-18 22:11 发表
clkout好象要定义为ＲＥＧ型吧
呵呵　班门弄斧了

为什么要定义为REG型，就应该是wire；reg型能assign吗？

yinchyang

hehe, The rtl code maybe good.

ddxx

上述设计没有什么特别的，比较耗资源，最优的设计占用4个Reg。