设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Digital VLSI chip design with cadence and synopsys C ...

1 ... 10 11 12 131415 16 17 18 ... 80 / 80 页下一页

返回列表发新帖

楼主: lshrrr

[资料] Digital VLSI chip design with cadence and synopsys CAD tools

发表于 2010-2-5 16:13:02 | 显示全部楼层

支持。。。。。。。。

回复支持反对

使用道具举报

发表于 2010-2-6 12:15:53 | 显示全部楼层

dddddddddddddd

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2010-2-8 13:21:20 | 显示全部楼层

谢谢共享

回复支持反对

使用道具举报

发表于 2010-2-11 21:08:58 | 显示全部楼层

Thanks a lot...

回复支持反对

使用道具举报

发表于 2010-2-11 21:17:23 | 显示全部楼层

thanks again...

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2010-2-12 00:33:53 | 显示全部楼层

好東西!!感謝大大的分享!!

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2010-2-12 00:35:58 | 显示全部楼层

thx!!

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2010-2-12 22:37:20 | 显示全部楼层

thank very very much

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2010-2-15 17:17:56 | 显示全部楼层

very very oggd

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2010-2-16 20:48:18 | 显示全部楼层

好书,这本需要下来看看

回复支持反对

使用道具举报

1 ... 10 11 12 131415 16 17 18 ... 80 / 80 页下一页

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-8-17 05:34 , Processed in 0.018322 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表