[求助]综合时约束的作用？

brotherjam · 发表于 2004-9-29 11:39:51

您需要登录才可以下载或查看，没有账号？注册

x

在综合时添加周期约束是不是没有效果啊？
好像只有在布线时这种约束才会体现作用，综合时并不会有对此产生的优化，这种理解对吗？

一声叹息 · 发表于 2004-9-29 13:05:43

不对！

老扁 · 发表于 2004-9-29 13:21:07

楼主怎么会有这种想法？那synopsys还不早倒闭啦。

brotherjam · 发表于 2004-9-29 14:55:38

可是我加不加约束，好像综合后的结果是一样的。
我只是加了一个周期约束。看report发现和不加约束的效果是一样的。
为什么呢？
我刚接触约束，请各位指教

老扁 · 发表于 2004-9-29 15:13:47

两种可能：1.你的约束没加对，约束没起作用。 2.你的约束很容易达到，可能因为你的设计很简单，逻辑级数很少。

bravelu · 发表于 2004-9-29 15:18:01

我觉得加不加时钟约束看report应该肯定会有有些地方不同的。至少slack会不同。

brotherjam · 发表于 2004-9-29 15:25:07

：（
我的设计很简单，一个简单的计数器，但是约束不是很容易达到，slack变成负的了，约束没有达到，可是给的其他数据都是一样的：（
我加的是300MHZ的周期约束，8位的加法器。就是想看有没有变化，结果slack变负了，其他没有变

brotherjam · 发表于 2004-9-29 15:27:29

是不是因为太简单了，没有优化的可能了？：（

老扁 · 发表于 2004-9-29 15:36:39

1. 看你是用什么工艺的了，还是FPGA？300M的8位加法也不是那么好实现的，特别是在FPGA里就更不容易。
2. 看你的synthesis工具有没有好的加法算法。如果你自己写的加法器算法，基本没有优化的余地。

老扁 · 发表于 2004-9-29 15:38:39

另外如果是记数器，建议不要用加法器实现，自己写一个记数器逻辑性能比较快。

站长推荐 /2