[求助]综合时约束的作用？

一声叹息

在FPGA里很可能是这种原因：
采用综合工具直接综合时，FPGA的计数器基本上是一种固定结构，由专用进位链完成，结构固定（LUT+MUX），布线也是固定的。所以你无论怎样加约束，最终结果都是一样的。
要想解决这个问题，有两种方法：（1）根据你的设计要求，采用特殊结构的逻辑形式，这种计数器只是逻辑意义上的计数器；（2）自己利用FPGA中的底层资源设计计数器的结构（这种方法对FPGA使用者来讲，基本上很难）。
或者你可以向FPGA厂商咨询一下，看看他们有没有现成的core。

brotherjam

谢谢各位了，其实我主要是想看看约束后的效果，就发现了这个问题。
代码很简单，基本就是
if (cnt==8'hff)
cnt<=8'h00;
else
cnt<=cnt+1;
所以我想是因为根本没有什么优化的可能性了所以才这样的吧！