请教Verilog里数据比较的问题？

psd0208 · 发表于 2009-11-11 09:46:23

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x

比如：a<=5'd10

如果a为负数的话，那么最高位为1，那么比较的结果是否应该是负数比5'd10大呢？

remnant · 发表于 2009-11-11 10:03:47

只认二进制，不认符号。

psd0208 · 发表于 2009-11-11 10:47:41

2# remnant

多谢我也是这么认为的

MOSFET · 发表于 2009-11-11 11:35:15

如果要有符号数
用$signed

hanshan1122 · 发表于 2009-11-11 16:25:25

对于verilog来说，它对信号的认知是所有信号都缺省认为是无符号数，即最高位不是符号位。只有当你刻意指定某个信号是有符号数（用signed），它才把最高位当成符号位。而这个signed关键字在verilog2001之前是不被承认的

wanganl · 发表于 2009-11-18 17:12:29

注意wire是连线，而不是数据。数据有特定的定义和使用方法。只有signed类型数据才有负数。

eaglelsb · 发表于 2009-11-18 17:42:24

5L正解

arronxhj · 发表于 2009-11-18 23:27:09

FPGA是没有符号概念的，把它看成电平就清楚了

lennon789 · 发表于 2009-11-22 17:16:40

5楼正解

AmoiBB · 发表于 2009-11-22 18:46:30

FPGA是没有符号概念的，把它看成电平就清楚了
arronxhj 发表于 2009-11-18 23:27

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是哦，这样就好理解了

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