请教Verilog里数据比较的问题？

yuanpin318 · 发表于 2009-11-24 16:42:36

signal is unsigned.

tiantianxch · 发表于 2009-11-25 12:28:11

如果有符号的话，那就多一步判断符号的不就行了~

smilesly · 发表于 2009-11-25 14:18:50

1# psd0208

Verilog里面数据类型没有sign unsign
这个不是<=, 是非阻塞赋值。

是下一拍来的时候，a==后面的值~

一般比较器只会从高位往低位比较

foggerwoody · 发表于 2009-11-25 16:50:19

这个跟综合的库有关吗？
如果我用signed 的库去综合会怎么样？

13915044350 · 发表于 2009-12-7 21:19:52

对的，我曾经也碰到过这样的问题

s0lar · 发表于 2009-12-12 19:47:38

不要用软件的观点看硬件的设计，FPGA只认电平，不认正负数

mingtian2010 · 发表于 2009-12-24 22:18:34

路过学习

cihchenlin · 发表于 2009-12-25 09:37:32

学习中

极品飞车10 · 发表于 2009-12-25 13:27:16

高手解答下

signallv · 发表于 2009-12-25 14:21:26

学些来了。。。

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