如何用FPGA实现10ms的延时？

zhuifeng2007

学习了，呵呵

littlebilly

100M到1M一般也是counter降下来的。分不分级差别不大。分得不好占资源更多。

tianson

二级counter不会减少资源的
相反跟一级的比起来还会增加一定的延迟吧

yangqingqing

学习了

masaka_xlw

在资源充足的情况下，一般的设计中不要将同步的全局时钟进行简单分频。
按照某位台湾老大的说法： 时钟和reset是神圣的信号，一般不要乱碰。呵

zoujinbo

学习中

qushaobo

可分成2级counter来实现。用1MHz的时钟做使能，仍然采用100M时钟做计数.

受教了.
我总结一下吧:
方案一,高速时钟计数
方案二,时钟分频,低速时钟计数.
方案三,2级counter来实现,等于时钟分频,低速时钟用作第二级计数器使能信号.
方案一,是代码简明,但有高时钟运行时,多位处理的问题.逻辑出错的可能性加大.
方案二,第二计数器时钟占用时钟布线资源.但好处也是明显的,减少了高时钟运行的位数,逻辑出错的可能性可能性减少.
方案三,单一时钟,逻辑出错的可能也减少了,但也占用了使能信号的布线资源(当然这个比时钟布线要求低一点).
并且第二计数器也是高时钟运行,相对逻辑出错比第二个方案可能性大一点.

shangtian

学习了。谢谢

AmoiBB

学习了

taoy1986

1# psd0208

学习