如何用FPGA实现10ms的延时？

psd0208

使用的CLK=100MHz，在FPGA实现延时一般就是计数，10ms的话就得从0计到999999。---这是我的想法。

可是我看到某位高手是这么做的：先对100MHz工作时钟分频，产生1MHz的时钟，再对1MHz的时钟计数来实现10ms的延时。综合时出现下面的警告：
Warning: Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
Info: Detected ripple clock "INT_Control:INT_Control_inst|clk_1M" as buffer

但是高手的做法占用的逻辑资源小一些。

哪位高高手给分析一下？

MOSFET

用1MHz的时钟做使能，仍然采用100M时钟做计数

psd0208

高手的说法是：用1MHz的时钟计数产生的counter小一些，用100MHz的时钟产生的counter很大，counter的位数过多的话可能综合的时候会出问题，比如综合不过去，时序不满足。

另外此处的延时是用来滤波的，用1MHz的话，本身就会滤掉一些杂波。

psd0208

经验不足 对这些还没有较深刻的体会   我现在的原则是只能实现功能就行 要学习的东西还好多啊

pptiger

呵呵，100M和1M的时钟就差7bit，影响应该没那么大。如果考虑时序的话，可分成2级counter来实现。

psd0208

5# pptiger

哦 2级counter  谢谢

hzw650

学习了，我现在对时序还是很模糊

sbqakqux

学习了。。。。

beyond0059

时钟使能，学习

wasabi55

无所谓吧，看你要什么精度了