PLL之后的时钟约束

hitten · 发表于 2009-9-28 19:59:06

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输入时钟25M，经过PLL 4倍频之后成为100M内部使用时钟。综合的时候，因为PLL是硬IP，没有任何的.db文件可调用，因此我把PLL设为黑盒。请问：此时我的时钟该如何约束呢？

[ 本帖最后由 hitten 于 2009-9-29 09:03 编辑 ]

hitten · 发表于 2009-9-29 09:02:54

请问楼上两个问题:
1.我听说过在PLL输出定义时钟的说法,这是什么情况下用的呢?
2.在时钟输入端口定义时钟直接定义100M的, 还是先定义25M,然后在PLL之后4倍频,定义一个generated clock?
请高手帮忙回答!!!

loyalyang · 发表于 2009-9-29 23:11:49

直接定义100M的时钟属性就可以了啊 ....

liyueye · 发表于 2009-9-30 19:11:35

不懂啊

ttsky001 · 发表于 2009-10-10 11:06:40

同样关注中。。。

ic_designer · 发表于 2009-10-18 11:27:24

直接定义PLL之后的时钟，PLL不需要你管，它是一个硬核啊

pencher · 发表于 2009-10-22 17:15:01

同楼上

xchuang19 · 发表于 2009-10-25 18:50:45

将时钟源直接定义为模块之间的port！

inspectb · 发表于 2009-10-26 13:51:55

[quote]请问楼上两个问题:
1.我听说过在PLL输出定义时钟的说法,这是什么情况下用的呢?
2.在时钟输入端口定义时钟直接定义100M的, 还是先定义25M,然后在PLL之后4倍频,定义一个generated clock?
请高手帮忙回答!!

在两个时钟没有同步关系时用.就是说你输入的２５Ｍ时钟与ＰＬＬ倍频得到的１００Ｍ时钟这两个时钟域没有同步关系.那就可以直接定义１００Ｍ的时钟.后面用set_false_path说明两者是异步关系就可以了.

hitten · 发表于 2009-10-26 19:10:20

请问楼上：原始时钟和PLL倍频之后的时钟不算同步时钟吗？

PLL之后的时钟约束

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