PLL之后的时钟约束

hitten · 发表于 2009-10-26 19:12:02

我觉得比较好的答案应该是将时钟端口设在CLKGEN模块的输出，若没有CLKGEN模块，则可以设在PLL输出端口

holygun · 发表于 2009-10-26 19:28:01

直接定义PLL的时钟输出端100M,

inspectb · 发表于 2009-10-26 20:07:25

请问楼上：原始时钟和PLL倍频之后的时钟不算同步时钟吗？
hitten 发表于 2009-10-26 19:10

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不一定需要同步呀，看前端的应用.如果前端写的代码将两个时钟域里的电路按异步来处理的话，那就可以将他们之间的路径设为false_path。如果是ＤＬＬ，即延时锁相环，则一般是有相位依赖关系，这时ＤＬＬ的输入时钟和输出时钟一般是同频不同相的。这时我觉得可以通过指定上升和下降边沿的时间来定义相位差，然后不用设置它们之间的电路为false_path应该就可以了。也不用generate吧。其实我觉得只要不设置false_path,工具就会认为是同步的，就会去分析两个时钟域的同步关系。

zhjwei · 发表于 2009-10-28 18:43:15

直接在PLL OUTPUT定义. 如果你有用100M来分频产生其他的clock, 那么这些clock 要定义为generated_clock.

PLL本身是一个hardcore,他的输入输出你不用管的。

yale9301 · 发表于 2009-11-1 20:17:25

如果芯片的时钟都是100M或者都来自100M，就可以在PLL的输出上定义100M的时钟。如果还有DFF使用25M的时钟，则还需要定义25M的时钟。至于两者之间的关系，就要看设计了，实际上如果要想两者同步是非常困难的事情，一般应该在两者之间同步处理一下，否则，两者之间的时序关系是非常难于满足的。

billzhou06 · 发表于 2013-3-4 15:44:49

PLL 是软核

PLL之后的时钟约束

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