vim编辑verilog的妙用

freeren_liming

dddddddddddddddd

freeren_liming

dddddddddddddddddd

davidwx54

楼主好棒

huangjiajun1213

听说过VIM，没有用过，不过确实听说可以省很多事！包括数据类型都可以它帮你声明！

sagegao

这个很不错，用VI很久了，却没用到楼主这般的境界，佩服！

maws

感觉自己用vi还是菜，据说写verilog很方便，自己抽时间好好学习一下这种编辑环境

ComTTest

<ctrl-a><ctrl-x>, 学习了，NB啊！感谢！

ComTTest

我也分享vim一个功能: 编辑时使用 vim 脚本

比如要打印
assign a[0] = 32'h0;
assign a[1] = 32'h1;
...
assign a[32] = 32'h20;

在 Normal 模式下依次输入

:let i = 0
:while i < 32
:  let a = printf("assign a[%d] = 32'h%X;\n", i, i)
:  put = a
:  let i = i + 1
:  endwhile

ComTTest

回复 1# heavywater


    不过呢，你这种情况更适合用 instance array 或者 generate

parameter NUM = 100;
parameter AW = 8;
parameter BW = 8;
parameter SW = 8;
wire [AW*100 - 1:0] a;
wire [BW*100 - 1:0] b;
wire [SW*100 - 1:0] sum;

// [instance array]

adder adder[NUM-1:0]
(   
    .rst(rst),
    .clk(clk),
    .a(a),
    .b(b),
    .sum(sum)
);

// [generate]

genvar i;
generate
for (i = 0; i < NUM; i++) begin: gen_adder
adder adder
(   
    .rst(rst),
    .clk(clk),
    .a(a[i*AW +: AW]),
    .b(b[i*BW +: BW]),
    .sum(sum[i*SW +: SW])
);
end
endgenerate

jiemoyang

重复的语句用generate 语句，代码阅读起来简洁