上升沿触发后，延时输出能否实现？

markertang · 发表于 2004-7-26 13:50:15

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请教各位：
如图所示，能否用verilog实现？
就是用INPUT的上升沿触发后，延时4.6mS后OUTPUT输出高电平，再经过2.5mS后OUTPUT输出低电平。

atuhappy · 发表于 2004-7-26 14:10:52

可以
需要一个时钟信号

shb9691 · 发表于 2004-7-26 14:37:53

用一个高的时钟进行延时计数,即可实现!
延时精度由计数时钟决定!

yuzhicai · 发表于 2004-7-26 15:01:11

时钟频率是关键，既要能计出4.6ms又要保证input和时钟同步

markertang · 发表于 2004-7-26 15:23:15

谢谢各位指点。
各位高人是否再指点一下迷津。
我不知怎样才能做到用INPUT的上升沿来触发计数器工作？

bravelu · 发表于 2004-7-27 15:27:02

把input用寄存器打两拍，前次为低，后次为高，既是上升沿。

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