请教：Verilog中UDP描述的D触发器转换为行为描述

tjunk

请教各位：在verilog中，怎么把UDP形式的D触发器，转换为可综合的行为描述形式。谢谢啦！
UDP定义如下：
primitive ffsrce (q, clk, d, ce, set, rst, notifier);

  output q; reg q;
  input clk, d, ce, set, rst, notifier;

  table

        //   clk    d     ce   set   rst   notifier    q     q+;

          ?     ?      ?    1     0       ?    :   ?  :  1;
          ?     ?      ?    ?     1       ?    :   ?  :  0;

         (01)   0      1    0     0       ?    :   ?  :  0;
         (01)   1      1    0     0       ?    :   ?  :  1;
         (01)   x      1    0     0       ?    :   ?  :  x;
         (01)   0      x    0     0       ?    :   0  :  0;
         (01)   1      x    0     0       ?    :   1  :  1;

         (??)   ?      0    ?     ?       ?    :   ?  :  -;
         (1?)   ?      ?    ?     ?       ?    :   ?  :  -;
         (?0)   ?      ?    ?     ?       ?    :   ?  :  -;

         (01)   0      1    0     x       ?    :   ?  :  0;
         (01)   1      1    x     0       ?    :   ?  :  1;

          ?     ?      ?    0    (?x)     ?    :   0  :  0;
          ?     ?      ?   (?x)   0       ?    :   1  :  1;

         (?1)   1      ?    ?     0       ?    :   1  :  1;
         (?1)   0      ?    0     ?       ?    :   0  :  0;
         (0?)   1      ?    ?     0       ?    :   1  :  1;
         (0?)   0      ?    0     ?       ?    :   0  :  0;

          ?    (??)    ?    ?     ?       ?    :   ?  :  -;
          ?     ?    (??)   ?     ?       ?    :   ?  :  -;
          ?     ?      ?   (?0)   ?       ?    :   ?  :  -;

          ?     ?      ?    x    (?0)     ?    :   ?  :  x;
          ?     ?      ?    0    (?0)     ?    :   ?  :  -;

          ?     ?      ?    ?     ?       *    :   ?  :  x;

  endtable

[ 本帖最后由 tjunk 于 2009-9-2 15:25 编辑 ]

orphan

仿真功能，从wave看，verilog功能描述

zhyeah

得先分析一下他实现什么功能了

tjunk

这是高电平清零、置位并且带有使能端的D触发器。
存在的主要疑问是：（1）这里不定态X是不是只在仿真时考虑，而在综合时不需要考虑X这种状态。
                                （2）如果要使仿真时，行为描述的模块和UDP完全一致（包括输出x），怎么进行行为描述？

upszhang

我没有灌水啊

bluefairy888

是个问题