异步fifo设计中空满标志的产生:由简单到较复杂(欢迎讨论)

zyyzyy

异步fifo的设计:
空满标志的产生方法:
1,简单
empty=(wptr[n:0]==rptr[n:0]; 读指针追上写指针
full=(wptr[n-1:0]==rptr[n-1:0]&&wptr[n]!==rptr[n]; 写指针转一圈后追上读指针
但是读指针和写指针是异步的,所以会产生错误

2,下述方法可解决亚稳态
always @(wptr or rptr)
if(wptr[n-1:0]==rptr[n-1:0])
if(wptr[n]==rptr[n])
begin
empty<=1;
full<=0;
     end
else begin
full<=1;
empty<=0;
       end
else begin
       full<=0;
       empty<=0;
    end
always(posedge reclk or negedge empty)
if(!empty)
   (rempty,rempty2)<=2’b11;
else
  (rempty,rempty2)<=(rempty2,~empty);
always(posedge wrclk or negedge full or negedge wrst_n)
if(!wrst_n)
   (wfull,wfull2)<=2’b00;
else if(!full)
(wfull,wfull2)<=2’b11;
     else
(wfull,wfull2)<=(wfull2,~full);


3,较优的空满标志产生方法,地址分为四个象限

direction=1,先表示将满,再表示满
direction=0,先表示将空,再表示空
不将空,不空,不将满,不满时输出保持前期置的值.符不符合功能要求呢?
.是符合功能要求的,因为两个时钟虽然不同,但是是固定的,所以,一个系统,要么总产生空标志(读时钟大于写时钟),要么总产生满标志(写时钟大于读时钟)
空满信号的产生逻辑虽然是差不多,但是对于一个特定的系统,空满逻辑的使用情况是不同的,一般要么只使用空逻辑,要么只使用满逻辑.
对于上面这个空满逻辑,如读时钟和写时钟不改变的时候是可以用的,但是如果,时钟频率中途改变,则空满标志的产生就错误了!

zyyzyy

3,较优的空满标志产生方法(贴不了图,就放代码吧)
assign dirset=~((wptr[n]^rptr[n-1])&amp;(~(wptr[n-1]^rptr[n])));
assign dirrst=(~(wptr[n]^rptr[n-1]))&amp;(wptr[n-1]^rptr[n]);
assign dirrst2=~(dirrst||wrst_n);

always @(posedge high or negedge dirset or negedge dirrst2)
  if(!dirrst2) direction&lt;=0;
  else if (!dirset)  direction&lt;=1;
  else direction=high;

assign full=~((wptr==rptr)&amp;(~direction));
assign empty=~(direction&amp;(wptr==rptr));


always @(posedge wrclk or negedge full or negedge wrst_n)
   if (!wrst_n)
      {wfull,wfll2}&lt;=2'b00;
   else if(!full)
      {wfull,wfll2}&lt;=2'b11;
        else
      {wfull,wfull2}&lt;={wfull2,~full);

always @(posedge reclk or negedge empty)
   if(!empty)
      {rempty,rempty2}&lt;=2'b11;
   else
      {rempty,rempty2}&lt;={rempty2,~empty);

yuanpin318

Just read the paper on SNUG, you can find your answer.

showe43

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