[求助]verilog中对寄存器组赋值！

brotherjam

这样一个寄存器组，reg [3:0] time_recorder [63:0];如果把所有的位全赋值为0，应该怎么写？我写成time_recorder<=64'h0;不对。：（如果只对其中的部分赋值，比如只对time_recorder[8:15]赋值，应该怎么写呢？
比较基本，找了几个参考书没有找到。：（

atuhappy

time_recorder[8] <= 4'b1111;
time_recorder[9] <= 4'b1111;
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time_recorder[15] <= 4'b1111;
其他方式就不知道了

老扁

可以用for来初始化。
for（。。。）
time_recodwe＝4'b....；

brotherjam

谢谢！：）