仿真时钟频率和综合结果不符

Sunmoon007

大家好，我在编verilog时经常出现这种情况：

  ISE综合报告结果说我的最高工作频率是200MHZ（举个例子）

  然后我在时序约束进行时钟约束，结果也符合约束。

问题来了，我在用modelsim仿真时给设计输入200MHZ的时钟，结果会有一些setup或hold错误，

这是啥原因？好像问题是在输入管脚到第一级的寄存器这块？是因为管脚到寄存器时延很大？还是管脚的输入频率限制？请高人指点？

[ 本帖最后由 Sunmoon007 于 2009-7-5 11:50 编辑 ]

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io pad的delay也是可以约束的。我不知道你的仿真violation到底是处在什么地方？是io级还是内部逻辑时序？是单时钟还是多时钟？

gaojx

在综合的时候指定使用IO中的寄存器

fengxinzio

看一看..........

qushaobo

IO是外部信号输放调整的一个地方,是芯片功能仿真到板级仿真的一个过渡.

liulanghan

你用的芯片是啥型号？速度级是多少？