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smic18工艺做lvs时遇到问题,求助

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发表于 2009-5-21 23:08:46 | 显示全部楼层 |阅读模式

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我用的verisilicon的库,用astro布局布线,然后导出top_lvs.v,用Assura做lvs时,为什么报出标准单元的nets以及device的不匹配,都是自动布的线啊,为什么会报错?难道是我的文件引用不对?真的不明白这种数字电路该怎么仿真,,
     望好心人指教啊,谢过了,,,
    PS:为什么cdl库中没有pad filler和pad corner呢?这些对于lvs不重要吗?可是vssh,vddh,vdd,gnd都要靠filler和corner连在一起的呀?
发表于 2009-5-22 15:59:53 | 显示全部楼层
cdl是一种spice网表,IOfiller和corner等单元都没有实际的底层器件,只是一些金属、井等,没有实际的器件,所以cdl中根本不会有的。

LVS报单元内部有错,基本上是由上层的连接关系造成的,这就要你慢慢找了。。。。。
发表于 2009-5-23 19:23:32 | 显示全部楼层

LVS报没有filler模块生成的SUBCKT和port no valid问题

我也遇到同样的问题,我用smic 0.18数字库设计,在astro是报warning显示没有pad filler 和core filler 以及corner的module ,但astro的LVS没有任何错 ,在calibre 下LVS就报错显示在spice 文件中关于pad filler 和core filler 以及corner的SUBCKT不匹配问题,是否可以忽略该warning呢?
还有关于port name"vb_inst/\ramout[n]"或是“vb_inst/pm[n]” 等no valid for netlist,这类问题如何解决呢?难道是由astro导出design_lvs.v网表文件有问题吗?
注:中间的spice网表文件我是这样装换的 :
v2lvs -v design_lvs.v -o design_lvs.spi -lsp std.cdl -lsp io.cdl  -lsp ram.net  -s std.cdl -s io.cdl -s ram.net
发表于 2009-5-23 20:36:47 | 显示全部楼层
LVS的时候,把网表中的padfiller和corner等subckt都删除,就可以了,这些subckt都没有实际的底层器件,只有走线和阱连接。
发表于 2009-5-25 23:22:22 | 显示全部楼层
见到学习帖
学习一下

lvs很麻烦呵
发表于 2009-5-26 01:36:54 | 显示全部楼层
学习中.
发表于 2009-5-27 09:03:24 | 显示全部楼层

answer

可以再输出网标是过滤掉所有的Filler, 也可在LVS时设置Filler 为BlackBox
发表于 2009-5-27 15:33:29 | 显示全部楼层
设置filler为blockbox??怎么设置

我将pad filler.core filler 和corner均过滤掉就不在报warning了

但又有warning显示我用的sram的部分pin角no decalar,而且这些pin都是多位net(bus结构),对仅一位net的pin就没有warning,怎么回事呢?

(sram是用memory compiler生成的)
发表于 2014-4-15 10:19:24 | 显示全部楼层
filler 不需要
发表于 2014-4-19 21:25:03 | 显示全部楼层
DINGDING
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