about gated clock

cdcll

向各位DX请教：
1。为什么在FPGA设计中不推荐用gated clock？它有什么优缺点？
2。如果已经使用了gated clock，是不是编译会报错（如setup/hold）？加约束是不是可以解决？如何加？
3。如果必须修改设计，怎样改比较妥？最好给个简单例子。
先谢谢了。

bravelu

gated clock问题多多，首先可能会引入毛刺，当然这个根据设计还算是可以避免的，但gated clock最大的问题是不能进行静态时序分析。一般用了这个编译并不报错，但是会给warning。
一般解决办法是你把和clock相与或者相或的信号加到触发器的使能端。时钟直接接clk端。

cdcll

谢谢bravelu！
我在进行一个设计的修改，原设计用了很多gated clock，但实际使用正常。现在我改了一部分设计，编译得到很多warning:
Warning: Can't achieve minimum setup and hold requirement xxx along 34 path(s). See Report window for details.
我查看了Report，全是clock hold warning.
由于这部分设计在系统的群路部分，老板要求新设计与原设计能兼容，我不敢去修改它，怕动了以后会有影响。不知不修改，也就是说不管这些warnings，能否正常工作？或者说有什么约束技巧可以消除这些warnings?
另外，我印象中bravelu斑竹做过关于telecom bus的东东，想必也一定做过CDR吧？如果做过的话，能否帮我解答一些关于CDR的phase detecor和freq. detector方面的问题（我已发在通信技术板块里）？谢谢！

一声叹息

[这个贴子最后由一声叹息在 2004/04/22 06:42pm 第 2 次编辑]

如果非使用不可的话，可以约束一下该网络的skew，例如：对XILINX的设计软件用max_skew的约束试一下。对setup/hold的warning，从可靠性的角度讲，最好解决。
个人看法：在FPGA中使用门时钟最大的问题还是skew的问题，至于毛刺还是次要的（通过设计可以解决）。欢迎大家探讨。

cdcll

谢谢一声叹息版主！
我去ALTERA问了几天了，也没人理睬我，还是eetop好啊！
可惜我用的是quartus,不知道怎么去弄，找了一整天了也没找着设置的地方。这里这么多人用xilinx,下个项目我一定要换器件！
言归正传，请问我又如何确定是否能正常工作呢?
另外，为此我也查了一些资料，据说在asic设计时，常用到gated clock，例如手机芯片，用于降低功耗。那么他们是怎么编译通过的呢？

一声叹息

ASIC采用gated clock也要解决skew的问题！只是在FPGA中的P&R是你很难控制的，尤其是route。

cdcll

再次感谢一声叹息！
你的意思是不是这些warnings会影响route，那么我是不是必须修改设计啊？
BTW：既然我提出了gated clock的问题，可能其它新手也会遇到，大家请一起来讨论吧。如果我的问题解决了，我也会把我的体会整理后发上来。

bravelu

asic里面也是非常不推荐用gated clock的，以前去参加一个synopsys的培训，他们的人也是强烈建议工程师做设计的时候不要用，而基于低功耗考虑的时候那种gated clock 是用 eda 工具自动插入的，当然也许有高手手工做，就不在讨论范围内了。
至于那个hold time的警告，我觉得还得看看代码，要看具体情况了，不一定会有问题。但是我们公司的要求是不能有这种warning。

jackzhang

在ASIC设计中，有时gate clock 还是必须要用到的，比如有电源管理时，当芯片进入D3hold状态时，有部分逻辑的clock需要停掉，只有采用gate clock来完成。解决skew的办法是采用clock tree,如果你只进行千端设计，你必须把clock tree的结构和指标告知p&R的人员，以便按照你的设计来产生clock tree

cdcll

谢谢几位高手。
我的这个项目中的确需要象clock tree这样的技术，因为有很多时钟，有些是从高频时钟分出来的，可是我不懂怎么用，我用的是cyclone，不知能否指点一下？