about gated clock

ntynty

gating clock will increase clock skew which impacts FPGA performance a lot. Besides, gate clock is power saving and FPGA normally cannot save power much by it anyway.

SeBASTa

这么老的贴子都被顶上来了．．．

guofu2010

回复 31# yinchyang


那加BUFG之前后的时钟是同步的，SKEW不是会很大吗，请教一下

无乐不作

回复 16# cdcll


   想请问您一个问题，gated clock和clock enable有什么区别呢？

phxwings

综合工具应该可以将时钟上的逻辑优化到enable，set，reset端上吧

edwardk

学习中。。。。