崩溃了！求教高手！急！！！

chijiuziyou

小弟最近在做一个课题，用FPGA接收串行数据流。

一共三路信号，1路时钟C，80M；一路启动信号，为一个时钟周期的高脉冲；一路数据，串行速率80Mbit/s。协议如下：
1、串行数据以数据块的形式传输，每个数据块有共同的起始标志字，数据块之间有间隔；2、每个启动信号标志一个数据字的开始，即启动信号的高脉冲的同时要接收数据字的第一个位；3、每个数据字连续传输两次，一个数据块中的字与字之间无间隔，即启动信号之间的间隔为16个时钟周期。

原本不是什么大的问题，但是现在出现这样一种情况，就是启动信号的高脉冲时间只有5个纳秒，在一个时钟周期内不能有效检测到。如果倍频到160M，这时的时钟周期为6.25纳秒，也不能保证每个启动信号都检测到，如果再往上倍频，又担心高频不稳定。

请问各位大侠有没有什么好的解决办法？这个问题已经困扰小弟一周了，如果解决不了五一都不能休息了，小弟在此先谢过了，在线急等。

chijiuziyou

自己先顶起！

richardhoo

只能将输入脉冲想办法拓展到大于 80M clock, 然后当异步信号同步来检测
你是不可能检测到比自己CLOCK PULSE还短的信号的

MOSFET

高脉冲时间只有5个纳秒
这个信号那里来的?

broodchris

雖然只有5ns，你可以先用非同步設計去鎖一層
然後進到內部後再用80mb的clock的flip-flop再鎖一次
應該就沒問題了吧
不過5ns的啟動信號你確定不是glitch嗎？!
如果用上面我所說的方法去做，恐怕一點小小的glitch都會被當成啟動信號
這是你要注意的地方

guot

“一路启动信号，为一个时钟周期的高脉冲”
“就是启动信号的高脉冲时间只有5个纳秒”这是什么意思啊，启动信号到底是持续多长时间的高脉冲？

chijiuziyou

原帖由 richardhoo 于 2009-4-29 18:15 发表

                               
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只能将输入脉冲想办法拓展到大于 80M clock, 然后当异步信号同步来检测
你是不可能检测到比自己CLOCK PULSE还短的信号的

谢谢richardhoo。我也想过将脉冲强行拉长到一个时钟周期。但是这么做的方法我也只能是想到用高频时钟检测高电平再附加延时，理论上这样确实可以把启动信号的高脉冲拉长。“不可能检测到比自己CLOCK PULSE还短的信号的”按照大侠的这种说法，似乎是没有别的办法了。恳请大侠指点。

chijiuziyou

原帖由 MOSFET 于 2009-4-30 17:22 发表

                               
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高脉冲时间只有5个纳秒
这个信号那里来的?

谢谢MOSFET。这个信号是产品过来的，我们不可控。

chijiuziyou

原帖由 broodchris 于 2009-4-30 22:19 发表

                               
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雖然只有5ns，你可以先用非同步設計去鎖一層
然後進到內部後再用80mb的clock的flip-flop再鎖一次
應該就沒問題了吧
不過5ns的啟動信號你確定不是glitch嗎？!
如果用上面我所說的方法去做，恐怕一點小小的glitch都 ...

谢谢broodchris。这个5ns的启动信号确实不是glitch，在示波器上能看到很好的波形，而且间隔很均匀，恰好就是16个时钟周期。你说的是采用边沿检测方式吗？相当于是把启动信号看成是一个特殊的时钟。我这样试过，即使不存在glitch，这种方法在实际应用时也不行，因为如果对启动信号锁两次，那么我的数据也要作相应的延时，而且还关系到用时钟的哪个边沿，也就是说还用考虑时钟和启动信号的相对相位关系，不知道我的这种说法大侠是否能理解？还望大侠指教。

chijiuziyou

原帖由 guot 于 2009-5-1 09:24 发表

                               
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“一路启动信号，为一个时钟周期的高脉冲”
“就是启动信号的高脉冲时间只有5个纳秒”这是什么意思啊，启动信号到底是持续多长时间的高脉冲？

谢谢guot。是这样的，本来应该是一个时钟周期，但是这次只有5ns，而且有的设备可以正常接收。所以我就比较奇怪。