崩溃了！求教高手！急！！！

startostardalia · 发表于 2009-5-4 09:42:26

你应该先弄清楚5NS怎么来的，他的处理时钟是多少，你才能谈接收，一般编解码的时钟应该同频率的

chijiuziyou · 发表于 2009-5-4 23:51:51

原帖由 startostardalia 于 2009-5-4 09:42 发表

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你应该先弄清楚5NS怎么来的，他的处理时钟是多少，你才能谈接收，一般编解码的时钟应该同频率的

其实是这样的，本来过来的是LVDS信号，但是这次产品的启动信号LVDS负端没有，为直流电平，由于缺少了负端信号对接收器的贡献，导致正端和负端之差大于零的时间很短，只有5ns左右，这就是5ns的来源。客观一点讲，产品有点问题，但是他们的另外一套类似的设备可以接收到，所以我想在5ns启动信号的条件下也实现一下。

startostardalia · 发表于 2009-5-5 09:33:14

lvds是可以单端接的，端接的正确是可以解出正确信号的，我怀疑由于LVDS端接不正确，导致5NS的信号是不真实的，因为解串完后的信号至少为一个时钟宽度（相对于恢复时钟），如果能确定5NS是不真实的，则应该解决传输问题

richardhoo · 发表于 2009-5-5 10:06:06

原帖由 chijiuziyou 于 2009-5-3 20:59 发表

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谢谢richardhoo。我也想过将脉冲强行拉长到一个时钟周期。但是这么做的方法我也只能是想到用高频时钟检测高电平再附加延时，理论上这样确实可以把启动信号的高脉冲拉长。“不可能检测到比自己CLOCK PULSE还短的信 ...

同步设计的原理是，你无法准确检测到比自己CLOCK PULSE 短，频率快的信号。其实你可以认为是用80MCLOCK 去SAMPLE, sample freq 不能比信号 freq低

broodchris · 发表于 2009-5-5 23:51:50

谢谢broodchris。这个5ns的启动信号确实不是glitch，在示波器上能看到很好的波形，而且间隔很均匀，恰好就是16个时钟周期。你说的是采用边沿检测方式吗？相当于是把启动信号看成是一个特殊的时钟。我这样试过，即使不存在glitch，这种方法在实际应用时也不行，因为如果对启动信号锁两次，那么我的数据也要作相应的延时，而且还关系到用时钟的哪个边沿，也就是说还用考虑时钟和启动信号的相对相位关系，不知道我的这种说法大侠是否能理解？还望大侠指教。

你說的沒錯，是將啟動信號看成一個特殊的clock，如成說啟動信號是以高電位當成啟動的話，那就以clock的正邊緣，你可以考慮用one-hot電路去實現
第二個你說的沒錯，如果啟動信號做成非同步鎖2次，那啟動信號就被delay了1T，那當然data勢必也要delay 1T，那就要看你的應用上，這個delay 1T對你的
應用有沒有影響，如果沒有影響的話，這方式是可以準確抓到你要的data的，不過我這種設計麻煩的很，還必須考慮啟動信號進來的那條線是在ic內部，還
是在外面，如果在ic內部當然沒啥大問題，不大會有glitch，如果是在ic外部，pcb上or 一般的線，基本上，是非常不可行的，只要旁邊有線跑過，我想glitch應該
會很嚴重

liulanghan · 发表于 2009-5-6 15:29:36

设计一个单次脉冲发生器，脉宽可以按实际需要自行决定（至少宽于1个时钟周期）。用5ns的启动脉冲做触发信号，去产生这一个单脉冲。。。。。。

lureny · 发表于 2009-5-12 17:04:30

如果你的start信号和时钟信号有固定的相位的关系，你可以试着将时钟向后延时一段时间在采start信号。延时可以用fpga中的延时器件

niumingchao · 发表于 2009-5-18 09:22:22

先用这个5ns的信号异步置位,然后同步检测这个位,检测到就清零,不知可否

clarkkevin · 发表于 2009-5-22 08:44:54

这个问题其实也蛮简单的。如果是没有毛刺的信号。
你可以用它来做时钟，做二分频。
然后再采二分频以后的结果异或即可。

hjx2015@126.com · 发表于 2009-6-2 15:31:25

看看是否能用

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