求助关于CLK问题

lvxingli

我将CLK-IN放在一个普通脚上，出现错误
A clock IOB / clock component pair have been found that are not placed at an optimal clock IOB /
但是我就像用这个脚的信号，我该怎么做？
下面是代码：
module clk_test(clk_in,h_in,v_in,clk_out,h_out);
    input clk_in;
    input h_in;
    input v_in;
    output clk_out;
  output h_out;
  reg clk_out;
  reg h_out;
  reg [7:0]counter;
always @ (posedge clk_in)
begin
  if (counter==19)
   begin
    clk_out = ~clk_out;
    counter=0;
    h_out=v_in;
   end
  else
   begin
    counter=counter+1;
    h_out=h_in;
   end
end
endmodule

wangchuanyiguo

在ucf中加入约束条件：
NET "clk_in"  CLOCK_DEDICATED_ROUTE = FALSE;
将该error装换为warining 即可用

ai520520

等待解决

huster

最好的做法是把时钟输入管脚指定为专用的全局钟输入管脚，如果PCB已经不能修改了，只有采用2楼的方法了，不过时序上也许会有问题。

liujian_2009

我也遇到过这种问题，不知怎么解决

li2881

今天我刚刚遇到这个问题，最后使用过在UCF中添加“NET "clk_in"  CLOCK_DEDICATED_ROUTE = FALSE;”语句最后问题解决。

110500623

二楼的方法可行，我碰到的也是这么做

ineedpower

多谢谢

收益良多

AmoiBB

学到了

qq11qq

等待解决