请教一个SystemVerilog的断言

InterNOK · 发表于 2009-4-4 21:59:26

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大家好，下面是我尝试写的一个SVA的TB
`timescale 1ns/10ps
module SVA_practice;
reg clk;
reg a;
initial
begin
a=1'b1;
clk=1'b0;
end
always #5 clk=~clk;
property p1;
@(posedge clk) a ;
endproperty
a1:assert property(p1);
endmodule

在QuestaSim中仿真时，波形图中的a1总是显示为INACTIVE，可是我把a始终置为1了，断言应该成功才对啊。
不知道原因，向大家求助，谢谢。

fslrayman · 发表于 2009-4-7 17:07:41

偶用vcs没问题。估计是你用Questasim的问题，看看文档吧

whxqq · 发表于 2009-4-7 22:54:55

怎么run的？没有激活

Dylanqi · 发表于 2011-4-19 22:00:07

楼主，我是一名学生，最近做毕设，已用verilog编写了一个tb，现在想用systemverilog再写个tb文件，
写了之后编译能过，但是仿真里面就没有我的sv文件选项，不会仿真
用的软件是questasim，你能告诉我一下怎么弄吗？是需要加库文件还是什么问题？谢谢。这个问题卡了我好久了，网上也没有找到

lvbeenyuen · 发表于 2011-5-13 16:07:46

应该是工具的问题吧

twopihym · 发表于 2011-5-14 10:55:38

感谢分享啊！

silencex8 · 发表于 2011-5-14 18:26:38

我觉得你的时钟赋值是不是有问题，试着在initial中去掉时钟的初始化

alan502406 · 发表于 2011-5-14 19:49:10

謝謝分享

chinahuman · 发表于 2011-5-28 21:34:35

initial中去掉初始化语句会有问题，导致仿真时clk不定态。从代码上看应该是断言成功的。

cqdxyouyuan · 发表于 2013-5-6 02:14:08

感谢楼主~~~~~~~

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