请教一个SystemVerilog的断言

remnant · 发表于 2013-5-6 09:50:13

assertion提示的信息，当断言失败时才会显示出来。很简单的实验方法：将1改为0；

stormyoyo · 发表于 2013-5-7 09:57:24

学习了

tlq85120 · 发表于 2013-9-12 17:09:02

这断言写的也太没有意义了吧？

ligang1986718 · 发表于 2013-12-21 11:27:57

你写的程序可能是先断言了，再a=1的，
试着在断言前加个延迟#4；等等，有延迟就行

bosome · 发表于 2014-6-30 19:12:11

回复 4# Dylanqi

makefile中没有加入sv选项吧

zhajio · 发表于 2014-7-10 21:23:42

感谢楼主分享自己遇到的问题

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