verilog 中的异步复位如何实现？

bluerainbow

我尝试在不同的always快中对同一个寄存器傅值，但在verilog中好像是不可以的。那么应该如何实现异步复位呢？多谢！

hpsun

对，在用于综合的verilog程序中，不允许在多个always进程中对同一个信号作赋值。
如果有上升沿复位信号rst和时钟信号clk，如果需要在下降沿锁存，可以写成：
always @(posedge rst or negedge clk)
begin
  if (rst = 1)
    // 复位操作
  else
    // 这里写clk下降沿上的动作
学习verilog不仅需要知道其语法，还需要知道其语义。推荐阅读J Bhasker的Verilog HDL Synthesis: Practical Primer，或读其中译本《Verilog HDL综合使用教程》