用DC综合为什么不产生warning！！

hopeman

    用DC进行综合，采用XG mode 模式，其命令行提示为：dc_shell-xg-t > ；
当用命令 analyze
–format verilog
test.v ，elaborate
test ；读入 verilog网表（test.v）却不报出 case不是全case 结构，数据位数不一致等等warning！！！而我的test.v是有这些warning的！！而我的DC脚本里并没有 suppress_message 任何warning选项！！！用print_message_info 命令察看也没有发现阻止报出这些warning！！！
       请问我该在XG mode 模式下如何设置才能让DC报出 verilog文件中的warning！！！

ligang123456

不知道，帮忙顶