【原创】FPGA时序分析之Gated Clock 1

ichstar · 发表于 2009-7-19 15:17:02

谢谢楼主

jamselee7395 · 发表于 2009-7-19 16:10:38

多谢楼主共享

demetrio · 发表于 2009-7-19 22:51:03

xiexie楼主是个大好人

liangkefrbu · 发表于 2009-7-31 08:37:39

ａｓｉｃ的ｃｌｏｃｋ　ｇａｔｉｎｇ　is typically implemented by synthesis tool. On the design side, designer just need to write so code so that it's tool friendly... you don't really need to insert the clock gating in your design...

wang610 · 发表于 2009-8-18 15:05:03

感謝分享

sunsibing · 发表于 2009-8-18 21:06:16

好东西，下来学习一下

shenhuijun · 发表于 2009-8-19 20:42:22

多谢多谢~

cidxie · 发表于 2009-8-19 22:45:50

这个讨论不错！

yesok · 发表于 2009-8-21 18:21:24

谢谢提供！好资料哈

forrest911 · 发表于 2009-8-22 14:39:48

一般在FPGA里都不建议实现门控时钟的，如果一定要实现，最好也先用类似Synplify这样的工具先综合一下。

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【原创】FPGA时序分析之Gated Clock 1

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