【原创】FPGA时序分析之Gated Clock 1

shorestly · 发表于 2010-4-7 11:01:10

这个资料很不错，谢谢！

zerowel · 发表于 2010-4-19 14:21:04

多谢楼主分享....

oaktree · 发表于 2010-4-20 00:01:02

1# brucezhan 下来看看谢谢了。。。。

caoqingxin · 发表于 2010-5-31 21:57:36

good things

amormio124 · 发表于 2010-6-9 00:10:26

我通常采用下面两种做法：
1：如果这个gated clock后面的DFF不多，我通常的做法是让synplify自动帮我转成gate data，省力又省心！！但是当design太大的时候这个比较占资源。
2：gated cell自己做，在FPGA的时候变成gate data，bypass clock，这就要求后面的DFF在写RTL的时候就要把gate data拉来作为enable，写RTL有点麻烦。

dayuruozhi · 发表于 2010-6-9 14:10:02

多谢分享经验，受教

zhangqifu · 发表于 2010-8-17 10:47:36

thank you
1# brucezhan

linyuanfei · 发表于 2010-8-17 12:55:44

amormio124 · 发表于 2010-8-17 22:42:42

方法2基本上不可行，不过synplify可以自动转

jlulhf · 发表于 2010-8-18 10:48:01

总结得很好啊，谢谢楼主

【原创】FPGA时序分析之Gated Clock 1

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