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楼主: brucezhan

【原创】FPGA时序分析之Gated Clock 1

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发表于 2010-4-7 11:01:10 | 显示全部楼层
这个资料很不错,谢谢!
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发表于 2010-4-19 14:21:04 | 显示全部楼层
多谢楼主分享....
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发表于 2010-4-20 00:01:02 | 显示全部楼层
1# brucezhan 下来看看 谢谢了。。。。
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发表于 2010-5-31 21:57:36 | 显示全部楼层
good things
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发表于 2010-6-9 00:10:26 | 显示全部楼层
我通常采用下面两种做法:
1: 如果这个gated clock后面的DFF不多,我通常的做法是让synplify自动帮我转成gate data,省力又省心!!但是当design太大的时候这个比较占资源。
2:gated cell自己做,在FPGA的时候变成gate data,bypass clock,这就要求后面的DFF在写RTL的时候就要把gate data拉来作为enable,写RTL有点麻烦。
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发表于 2010-6-9 14:10:02 | 显示全部楼层
多谢分享经验,受教
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发表于 2010-8-17 10:47:36 | 显示全部楼层
thank you
1# brucezhan
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发表于 2010-8-17 12:55:44 | 显示全部楼层
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发表于 2010-8-17 22:42:42 | 显示全部楼层
方法2基本上不可行,不过synplify可以自动转
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发表于 2010-8-18 10:48:01 | 显示全部楼层
总结得很好啊,谢谢楼主
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